近些年，摩爾定律逐步逼近瓶頸，半導體產業的發展重心，從單純的奈米製程製程微縮，慢慢轉向先進封裝技術突破。隨著雲端服務廠商對大語言模式訓練需求持續攀升，AI 加速晶片的設計趨勢已確定：必然要整合更多運算核心、搭配更大容量的高頻寬記憶體（HBM）。在這種架構迭代趨勢下，單顆晶片的效能提升空間日漸受限，如何在封裝層面實現高密度互聯和系統集成，成為拉動算力持續擴容的核心關鍵。
在此產業背景下，CoWoS（晶圓上晶片再封裝基板）已成為目前最具代表性的先進封裝技術之一。從結構來看，CoWoS 可以拆成兩個核心環節：第一步是CoW（晶圓上晶片），把多顆晶片（如GPU、HBM）透過微凸塊製程貼裝在矽中介層上；第二步是WoS（基板上晶圓），再把完成互聯的整片晶圓結構，貼裝到封裝基板（多為ABF 基板上）（多為ABF 基板上）。透過這種分層整合方式，CoWoS 能在矽中介層上實現遠超傳統基板的佈線密度，讓邏輯晶片和記憶體之間搭建海量、高速的訊號傳輸通道。
從圓到方封裝平台大轉變
這套架構的核心優勢，是把原本受限於單顆晶片尺寸、IO 介面數量的硬體系統，透過中介層整合成高頻寬、低時延的整合模組。尤其在AI 和高效能運算場景中，HBM 與運算晶片之間往往需要上千路以上訊號互聯，而CoWoS 具備的高密度重佈線層（RDL）能力，讓它成為目前技術最成熟、已經實現大規模量產的主流方案。
但這套方案也存在天然的結構短板：第一，矽中介層受晶圓尺寸、光刻掩模版規格限制，封裝面積的擴容空間十分有限；第二，矽基製程本身成本偏高、產能存在瓶頸，在AI 需求暴漲的背景下，供需矛盾發；第三，ABF 製程系統存在瓶頸，在AI 需求暴漲的背景下，供需矛盾加發；第三，ABF 包裝基板的整裝供應能力加約
正是在科技瓶頸與產業供需的雙重壓力下，CoPoS（面板上晶片再封裝基板）應運而生，被視為先進封裝架構重要的升級演進方向。它最核心的變化是製造平台切換：從傳統以圓形晶圓為核心的生產體系，轉向以方形面板為載體的封裝模式。
以方形面板RDL 取代傳統矽中介層，最大優勢是能大幅提升單次製程的加工面積。相較於300 毫米晶圓，目前產業研發的面板RDL 主流規格主要有三類：310×310 毫米、515×510 毫米、750×620 毫米。單批可以同時生產更多封裝單元，直接拉低單顆封裝的製造成本。
簡單來說，方形面板的排版利用率遠高於圓形晶圓：圓形晶圓面積利用率僅65% 左右，方形面板能提升至95%，大幅減少邊緣區域材料浪費，對大尺寸AI 晶片適配性尤其好。以英偉達B200 晶片舉例，12 吋圓形晶圓只能排布4 組封裝單元，換成同規格方形面板，保守估算可做到9 至16 組。從面積倍數來看：510×515 毫米方形面板，可用排布空間是12 吋晶圓的4.5 倍；600×600 毫米麵板可達6 倍；700×700 毫米麵板更是能達到8 倍。
從技術原理來講，CoPoS 並不是簡單把CoWoS 原有製程照搬放大到面板尺寸。它最大技術難度之一，是用面板級RDL取代矽中介層，實現同等程度的高密度互聯。 CoWoS 的矽中介層可以做到5～8 微米的線寬線距，而目前主流面板級製程只能做到8～15 微米，兩者還有明顯差距。這種差距會直接影響IO 介面密度和訊號傳輸效能，在HBM 與邏輯晶片需要大量高速互聯通道的場景中，影響會更加明顯。所以CoPoS 後續發展的核心，就是持續把麵板RDL 製程做細、縮小線寬線距，同時透過架構和佈局設計優化，彌補互聯密度上的差距。